Verantwortlich für die Entwicklung von Analog-/Mixed-Signal-IP für Raumfahrtanwendungen, von der Schaltplanerstellung über SPICE-Simulation und Layout-Designberatung bis hin zur Extraktion und Simulation von Post-Layout-Netzlisten unter Anwendung von Strahlungshärtung-durch-Design-Techniken. Entwickelte strahlungshärtungsoptimierte LVDS- und NVM-IPs für Raumfahrtanwendungen in 180 nm-Technologie. IPs bereit zur Integration. Entwarf mehrere Hoch- und Kernspannungs-IPs für medizinische Anwendungen wie Hirnstimulation.
Verantwortlich für die Entwicklung von Analog-/Mixed-Signal-IPs für verschiedene ASICs einschließlich Schaltplanerstellung, SPICE-Vor- und -Nach-Layout-Simulationen und Layout-Designberatung. Zuständig für die technische Anleitung anderer Designingenieure. Arbeitete remote in multinationalen Teams. Arbeitete mit der Firma Bitfury am kundenspezifischen Bitcoin-Core-Design im Near-Threshold-Spannungsbereich bei minimalem Stromverbrauch. Entwickelte mehrere Analogblöcke für Mining-Chips und Support-Controller-Chips unter Verwendung von 10 nm und 5 nm FinFET- sowie 22 nm FDSOI-Technologien. Entwarf einen 12-Bit 30 MS/s SAR-ADC in 65 nm CMOS, bereit zur Integration in Testchips. Später portiert auf 130 nm CMOS mit 1 MS/s Abtastrate.
Leitete die Entwicklung von Analog-/Mixed-Signal-IPs für verschiedene ASICs und SoCs von der Systemarchitektur und technischen Spezifikationen über Schaltplanerstellung sowie SPICE-Vor- und -Nach-Layout-Simulation bis hin zur Layout-Designberatung. Leitete Laborbewertungen und Fehleruntersuchungen. Verantwortlich für die technische Projektleitung und das Management eines kleinen Designteams. Schlüsselprojekte: - Strahlungshärtender digitaler Direkt-Synthesizer (DDS) für Luft- und Raumfahrtfunk in 0,18 µm CMOS – Entwurf eines 12-Bit 300 MSPS Current-Steering-DACs und Leitung von ADPLL und Stromreferenz mit BGAP-Design - USB-2.0-Transceiver-IP (PHY) in 0,18 µm LP CMOS – Führung der Entwicklung aller Analogblöcke - Strahlungshärtende SerDes-PHY-IPs (1,25 Gbps und 3,125 Gbps) in 0,18 µm und 90 nm – Systemarchitekturentwurf, Überwachung der Blockentwicklung, Entwurf von Phaseninterpolator und CDR-Samplern - Niedrig-Power-ASIC in 0,18 µm CMOS mit Komparatoren, LDOs, 8-Bit-SAR-ADC, Referenzen, Oszillator und Steuerkreis - Heavy-Ions-Detektor für Luft- und Raumfahrt mit modifizierten SRAM-Zellen in 0,18 µm CMOS - HV-ASIC mit LVDS-Schnittstelle in 0,25 µm BCD-CMOS einschließlich LVDS-Empfänger, HV-Leistungsschaltern, Schutzschaltungen, BGAP, LDO - Entwurf von RHBD-Standardzellen- und IO-Bibliotheken für Luft- und Raumfahrtprojekte - Entwurf von 60–80 MHz und 2–10 MHz RC-Oszillatoren in 0,18 µm und 65 nm CMOS
Leitete die IC-Layout-Design-Gruppe (4 Ingenieure), koordinierte die Interaktion mit Silizium-Herstellern in technischen und technologischen Fragen sowie mit IP-Anbietern und bereitete Tapeout-Projektdaten für MPW- und Engineering-Lots vor. Erfolgreich 7 MPWs, 2 MLMs und 2 in Serie produzierte ICs getaped out. Führte das Layout von 6 ICs und führte kritische DRC- und LVS-Prüfungen durch.
Verantwortlich für Schaltungsentwurf, Vor-/Nach-Layout-Simulationen, Layout-Designberatung, Bewertung komplexer ICs und Entwurf kleiner Digitalschaltungen. Entwarf Analogschaltungen für USB 2.0-PHY, DVI-PHY einschließlich AD-PLLs bis 1500 MHz, USB 1.1-Kabelverstärker (UIC4102CP). Entwarf und charakterisierte eine Basis-Digitallibrary in 0,18 µm CMOS und eine ECL-Digitallibrary in 0,13 µm SiGe BiCMOS.
Entwarf Analogblöcke (Ausgangstreiber, Empfänger) für FireWire (IEEE 1394) Transceiver. Entwickelte einen integrierten 1,5 GHz LNA für GLONASS-Anwendungen in GaAs-Technologie einschließlich des Entwurfs integrierter Induktivitäten. Untersuchte die Frequenzcharakteristika und die Q-Faktor-Abhängigkeit integrierter Induktivitäten mit einem elektromagnetischen Solver. Entwarf eine Induktivität für einen 1,5 GHz LC-VCO.
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