Gokhan I.
Berater für Systemarchitektur
Erfahrungen
Juli 2022 - Bis heute
3 Jahren 5 MonatenBerater für Systemarchitektur
Verteidigungsindustrie
- Implementierte und integrierte einen künstlichen neuronalen Netzwerk-(ANN-)Vorfilter in einen groß angelegten (~1,5 M LOC) Echtzeit-Geländesimulator, reduzierte die CPU-Auslastung um ~20 % bei 60 fps und ermöglichte dichtere Szenario-Modellierung.
- Entwickelte eine skalierbare ETL- und Analytics-Reporting-Pipeline in R, die Benutzerfilter in SQL-Abfragen umwandelt, Telemetriedaten verarbeitet, statistische Diagramme und HTML-Berichte erzeugt und so die Auswertung großer Datensätze von ~400 k Einträgen beschleunigt.
- Modellierte einen Laserwarnempfänger (LWR) in MATLAB & Simulink für Wüstenkriegsführung, indem Optik, HF-Leistungsverstärker, Photodiode und atmosphärische Effekte integriert wurden, wodurch die Erfassungsreichweite bei einer festen Störalarmrate (FAR) um ~0,5 km erhöht wurde.
Mai 2017 - Mai 2022
5 Jahren 1 MonateSanta Clara, Vereinigte Staaten
Mitglied des technischen Personals, Systemarchitekt
AMD
- Entwickelte einen umfassenden (~3 k LOC) Zeitbereichs-GDDR6-Link-Simulator (RxSim) in MATLAB von Grund auf durch Modellierung von Entzerrung (CTLE/DFE), Clock/Data-Recovery-(CDR-)Schleife, DACs, Kalibrierungen, Rauschen und Nichtlinearitäten.
- Optimierte GDDR6-CTLE-Parameter und DFE-Taps, verifizierte Rx-RTL-Kalibrierungen und klärte das Bang-Bang-CDR-Tracking-Verhalten mithilfe von RxSim in Zusammenarbeit mit Analog-, Digital- und SI-Teams, wodurch Design- und Verifikationszyklen beschleunigt wurden.
- Leitete den GDDR6-Top-Level-Simulationsablauf in ADE-XL, automatisierte die Nachbearbeitung mit OCEAN und lieferte Berichte zur BER-Performance auf Führungsebene unter engen Rechenressourcen, wodurch die DRAM-Roadmap, die ~25 % des AMD-Umsatzes ausmacht, mitgestaltet wurde.
- Führte frühzeitige Architektur-Evaluierungen und Link-Budget-Analysen für den GDDR7-PHY mit Cadence und Seasim durch, deckte Systemengpässe und Entzerrungs-Kompromisse auf, verbesserte die Eye-Margin um ~30 % und beschleunigte den PAM4-Übergang.
- Verantwortete die Definition der PCIe 6.0-Empfangsstufenarchitektur mit Seasim und Cadence, straffte die Nachbearbeitung mit Python, optimierte die PAM4-CTLE-Topologie und reduzierte die ADC-Präzisionsanforderungen um ~10 % (≈0,5 ENOB).
- Modellierte die Fehlerausbreitung im Decision-Feedback-Equalizer (DFE) in Simulink und quantifizierte Burst-Error-Raten unter Jitter- und ISI-Belastung, validierte Link-Zuverlässigkeitsziele und vermied zusätzlichen Overhead durch Forward Error Correction (FEC).
- Führte als von AMD ernannter Vertreter bei MathWorks Evaluierungen der Virtuoso-ADE-zu-MATLAB-Integration durch.
Feb. 2012 - Apr. 2017
5 Jahren 3 MonatenSanta Clara, Vereinigte Staaten
Systemarchitekt
Oracle
- Behebte einen kritischen Siliziumfehler, verursacht durch Spread-Spectrum-Clocking (SSC), durch Modellierung eines Zweitordnungs-CDR mit Offset-Tracking; entwickelte eine Theorie zum Tracking-Mechanismus und identifizierte die Fehlerursache, wodurch ein Silizium-Fix ermöglicht wurde, der später in den USA patentiert wurde.
- Entwickelte gemeinsam den Serial-Link-Simulator (SlSim); implementierte Batch-Betrieb und Versionskontroll-Integration; analysierte CDR-Latenz und Tracking-Mechanismen; führte Link-Budgetierung und Tuning durch, was die Link-Performance und -Stabilität verbesserte.
- Entwickelte und integrierte den SmartSearch Jitter-Tolerance-(JTOL-)Algorithmus in SlSim, beseitigte den Overhead durch Vektor- und Schrittweiten-Initialisierung und reduzierte die durchschnittliche Laufzeit um über 60 %; betreute 5 Ingenieure bei der Einführung des JTOL-Workflows.
- Entwarf einen neuartigen Retimer mit integriertem Eye-Monitoring; automatisierte das Timing Closure mit OCEAN (~2 k LOC), um robuste Timing-Margen der Clock/Data-Schnittstelle sicherzustellen, schloss vollständige Tape-Out-Verifikationen ab und erzielte somit sofortigen Silizium-Erfolg beim ersten Versuch.
- Optimierte PLL-Blöcke (Phase-Locked Loop) einschließlich Phasendetektor, Ladungspumpe und Clock-Receiver; überwachte das Layout, führte EM/IR-Analysen durch, verantwortete Top-Level-Lock-Simulationen und Spezifikationsdokumente und realisierte zwei PLL-Tape-Outs.
- Entwarf DLL-Sub-Blöcke einschließlich Thermal Decoder, Fine Delay und Clock Decoder und realisierte einen DDR4-Tape-Out mit 2200 MHz.
Zusammenfassung
Systemingenieur mit über 10 Jahren Erfahrung in der Entwicklung hochpräziser Systemsimulationen und Datenpipelines in Python, MATLAB und R.
Setzt statistische Modellierung, Signalverarbeitung und maschinelles Lernen ein, um robuste, skalierbare Systeme zu entwickeln.
Sprachen
Englisch
MutterspracheTürkisch
GrundkenntnisseAusbildung
Bilkent University
B.Sc. in Elektrotechnik und Elektronik · Elektrotechnik und Elektronik · Ankara, Türkei
Texas A&M University
M.Sc. in Elektrotechnik und Computertechnik · Elektrotechnik und Computertechnik · College Station, Vereinigte Staaten
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